EasyAXI 第1期 - 开发环境准备

开发环境

本系列视频是基于VCS+VERDI的开发环境进行演示的，主要是进行RTL的编译和仿真。不过，大家不一定非要使用VCS+VERDI，也可以用iverilog+GTKWave，或者直接使用Vivado作为开发环境，都是完全没问题的。大家可以根据自己的实际情况选择工具。代码编辑使用的是Gvim，当然你也可以选择自己喜欢的编辑器，本质上都是文本编辑工具而已。

“工具只是手段，理解原理才是核心！”

代码获取

本系列视频的代码会通过Github和百度网盘两种方式提供，代码已经按照视频的集数整理好了，下载后可以直接运行并查看波形。
https://github.com/RongyeL/EasyAXI

环境测试

开发环境准备好后，接下来可以跑一个最简单的仿真，测试一下环境是否正常。

以下是使用VCS+VERDI的执行步骤：

1. 进入S01E01路径，执行 source script/project.sh 来更新环境变量。

   • 这里主要是将S01E01路径设置为根目录，因为每期视频的路径可能不同，如果不设置好根目录，编译时可能会找不到对应的文件。

2. 每期视频的工程文件基本都包含三个路径：rtl、script 和 verification。

   • rtl 存放Verilog代码
   • script 存放一些常用脚本
   • verification 是验证仿真环境

3. 可以简单看一下 rtl 目录，目前只有一个 easyaxi.v 文件，里面是一个空的顶层module。

4. 接下来进入 verification/sim 路径，里面只有一个简单的Makefile文件。

   • 执行 make compile 进行编译
   • 执行 make run 进行编译和仿真
   • 执行 make verdi& 打开Verdi工具并加载编译后的工程文件

5. 如果仿真能够顺利完成且没有报错，说明环境基本没问题。最后打开Verdi，确认波形显示正常即可。

总结

本期内容主要是对齐基本的开发环境。如果大家能够成功编译并运行我的代码，说明环境已经配置好了。使用Vivado直接运行也是可以的，我这里就不额外演示了。

下期视频我们将正式进入AXI总线的学习，讲解AXI最基本的行为——握手机制。我们下期再见！